Objectif : Maitriser les bases du langage de description hardware VHDL générique, aussi bien pour la simulation que pour la synthèse.

  • Histoire et exemples

  • Projets: fichiers source, paquets et bibliothèques
  • Éléments constituants élémentaires
  • Éléments synchrones et asynchrones; niveau RTL
  • Entités et architectures; signaux et ports
  • Instanciation et translation des ports
  • Assignations séquentielles / concurrentes
  • Processus, listes de sensibilité
  • Machines à état, mémoires, etc.
  • Bancs de test
  • Exécution du code: simulation, synthèse, placement et routage
  • Conception sur cible FPGA

  • Projet : environnement de développement Sigasi, simulations sur ModelSim, TP sur cible sur Xilinx ISE / Vivado